TSMC hat kürzlich sein Technologiesymposium in Taiwan abgehalten.Laut Reuters soll die Nachfrage nach KI-Beschleunigerwafern zwischen 2022 und 2026 um das Elffache steigen. TSMC erhöhte auch seine Prognose für den globalen Halbleitermarkt und prognostizierte, dass der Markt bis 2030 1,5 Billionen US-Dollar überschreiten wird, was über der vorherigen Schätzung von 1 Billion US-Dollar liegt.
Nach Angaben des Asien-Pazifik-Geschäftsleiters von TSMC, zitiert von Taiwans Central News Agency, verbrauchten Kunden in der Region im vergangenen Jahr mehr als 2,1 Millionen 12-Zoll-Wafer-Äquivalente.Die resultierende vertikale Stapelhöhe würde drei Taipei 101-Türme überschreiten, was ein anhaltend schnelles Wachstum der Nachfrage in der gesamten KI-Lieferkette unterstreicht.
Zur Kapazitätsplanung sagte TSMC, dass seine fortschrittlichsten 2-Nanometer- und A16-Prozesstechnologien der nächsten Generation von 2026 bis 2028 voraussichtlich eine durchschnittliche jährliche Wachstumsrate von 70 % liefern werden. Die Kapazität für CoWoS Advanced Packaging auf Wafersubstraten soll von 2022 bis 2027 mit einer durchschnittlichen jährlichen Rate von mehr als 80 % wachsen. Reuters berichtete außerdem, dass TSMC plant, den Bau seiner Phase-9-Fabriken und fortschrittlichen Verpackungsanlagen voranzutreiben2026.
Im Ausland steigert der TSMC-Standort Arizona die Produktion weiter.Die erste Fabrik hat bereits den Betrieb aufgenommen.Die zweite Fabrik soll in der zweiten Hälfte des Jahres 2026 mit dem Einzug der Ausrüstung beginnen, während sich die dritte Fabrik derzeit im Bau befindet.Der Spatenstich für die vierte Fabrik und die erste moderne Verpackungsanlage des Standorts wird voraussichtlich noch in diesem Jahr erfolgen.Das Unternehmen geht davon aus, dass die Kapazität in Arizona im Jahr 2026 im Vergleich zum Vorjahr um das 1,8-Fache steigen wird und die Erträge das Niveau der Fabriken in Taiwan erreichen werden.
Zur Technologie-Roadmap stellte TSMC auf dem Gipfel seine langfristige KI-Strategie vor.Laut China Times sagten Führungskräfte des Unternehmens, dass künftige Leistungssteigerungen bei KI-Beschleunigern von der Integration von Transistortechnologie, fortschrittlicher Verpackung und Hochgeschwindigkeitsverbindungen abhängen werden.Da KI-Modelle immer weiter skalieren, werden SoIC- und 3D-IC-Speicherstapeltechnologien immer wichtiger.
Von der Commercial Times zitierte Daten zeigten, dass die SoIC-Verbindungsdichte von TSMC im Jahr 2015 56-mal höher war als die von CoWoS, während sich die Energieeffizienz um das Fünffache verbessert hat.Produkte der ersten Generation sind bereits in der Massenproduktion angekommen und eine Version mit 6-Mikrometer-Bondabstand soll 2025 auf den Markt kommen. Bis 2028 wird N2-basierter SoIC 6-Mikrometer-Stacking unterstützen, während der A14-Prozess die Technologie auf 4,5 Mikrometer weiter vorantreiben wird.
Bei Hochgeschwindigkeitsverbindungen wird erwartet, dass die Siliziumphotonik und die kompakte universelle Photonik-Engine-Technologie COUPE von TSMC eine zentrale Rolle bei der Reduzierung der Latenz und des Stromverbrauchs in KI-Systemen spielen werden.Der weltweit erste COUPE-basierte 200-Gbit/s-Mikroringmodulator ging dieses Jahr in die Massenproduktion und bietet eine viermal höhere Energieeffizienz als herkömmliche Kupferverbindungen bei gleichzeitiger Reduzierung der Latenz um 90 %.
Bei Verpackungsverbesserungen hat das aktuelle massenproduzierte CoWoS mit einer Retikelgröße von 5,5 eine Ausbeute von 98 % erreicht.TSMC plant, im Jahr 2028 eine Version mit 14 Fadenkreuzen einzuführen, die 20 HBM-Stapel integrieren kann, gefolgt von einer Version mit mehr als 14 Fadenkreuzen im Jahr 2029, die 24 HBM-Stapel unterstützen wird.Darüber hinaus wird die SoW-Wafer-Level-Systemtechnologie in der Lage sein, 64 HBM-Stacks und 16 CoWoS-Module zu integrieren.Pure-Logic-SoWP ging 2024 in die Massenproduktion, während SoWX mit integriertem HBM 2029 auf den Markt kommen soll.